Mixed-Signal Solutions
Comprehensive, interoperable, and proven mixed-signal verification and implementation
主要好处：
Cadence的混合信号解决方案解决了实施和验证方面的挑战，并提供了一种全面，可互操作且经过生产验证的方法。
全面
简化的流程统一了广泛的产品和技术，以提高吞吐量，生产率和设计效率
可互操作的
支持一种协作设计方法，其中模拟和数字设计团队可以一起工作，共享设计数据和信息以减少迭代并提高总体效率和周转时间
久经考验满足混合信号设计界20多年的需求，交付成千上万的成功流片
可扩展建立在产品，技术，IP，服务，支持和广泛的生态系统支持的强大基础之上
我们可提供
Mix-Signal Verification
总览
由于当今的混合信号设计在模拟和数字域中具有多个反馈环路，因此顶级验证不再可以使用“黑匣子”方法。新世界是这两个学科的复杂，多层的融合，其中边界是模糊的，相互作用是复杂的，充其量是欠佳的建模。Cadence提供了一个集成的混合信号验证环境，可确保混合信号验证结果的可靠性。
主要好处
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数字验证最佳实践扩展到混合信号IP和SoC
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严格的方法论以更快地实现验证结束
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先进的电源管理功能覆盖
在当今的SoC设计中，模拟结构和数字逻辑之间的交互级别比过去的情况要复杂得多，在过去，采用分治法进行设计和验证已足够。这种相互依赖性为混合信号验证方法提出了要求。
混合信号验证从根本上还是从在模拟设计环境中捕获并模拟模拟行为开始的。但是，随着模拟和数字模块的合并，即使使用最快的模拟电路求解器，也成为验证关闭过程中的运行时瓶颈。
因此，在SoC级别，您需要一种方法来为应用程序以足够的精度快速对设计进行建模。Cadence的混合信号验证流程和方法使用实数模型（RNM）和基于声明的方法，将模拟和数字方面融合在一起。通过将模拟行为建模以及模拟和数字求解器集成到一个流程中，该方法使您可以根据设计要求平衡正确的精度和速度。
该流程提供：
- 根据设计要求灵活地在速度和精度之间进行权衡
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结合了模拟和数字求解器的单一验证环境，可使用选件引擎或数字（速度）和模拟（精度）引擎来以所需的精度级别进行功能验证
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混合信号设计中对模拟组件的度量驱动验证（MDV）
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复杂的检查器，可以检查跨域模拟和数字序列的任何组合
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支持大型回归的吞吐量
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功率感知混合信号验证
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将评估、MDV和计划驱动的验证引入混合信号设计
数字设计长期以来一直受益于MDV，MDV可以根据给定的规格量身定制验证计划，密切跟踪进度，设计人员可以确定确切的验证覆盖范围。模拟设计人员继续专注于设计和验证高性能模拟，将包括瞬态和直流分析在内的模拟参数归零。在SoC级别，它们将模拟集成为黑盒。SoC验证工程师通常会忽略模拟功能，并执行最低限度的测试，而数字和模拟模块之间的交互非常有限。这种方法会导致错误并重新旋转。
Cadence通过率先应用包括模拟在内的高级数字验证方法解决了这一问题。我们的数字/混合信号流通过实现随机化以及对模拟的功能覆盖以及使用实数模型（RNM）的使用，将MDV应用于完整的SoC。还支持高级测试台创建方法，例如通用验证方法（UVM），以及验证计划和域之间的复杂混合信号声明。（在您最喜欢的书商处查阅Cadence的《混合信号方法指南》。）
为了支持这些高级验证技术，房屋的模拟端具有多种高级功能。演奏家®示意性模型生成（SMG）使得模拟的wreal模型的创建。通过amsDmv工具，可以验证这些行为模型的功能是否与模拟设计等效，并比较同一设计在不同抽象级别上的表示形式。Virtuoso Verifier允许在Virtuoso定制和模拟设计环境中收集模拟设计的模拟范围。
除了利用我们的Virtuoso环境之外，我们的数字/混合信号验证流程还利用了Xcelium ™并行逻辑仿真的优势。当您将设计移至更高的抽象级别时，该流程提供了更高级别的自动化和实时调制。最终，设计的所有方面都可以由MDV方法和预包装的UVM组件驱动。为了实现功耗感知验证，Xcelium仿真还支持数字和混合信号设计的CPF和UPF-IEEE 1801标准。借助Cadence完整的数字/混合信号验证流程，您将能够解决验证过程的所有方面，同时在统一环境中平衡速度和准确性的需求。
由于当今的混合信号设计在模拟和数字域中具有多个反馈环路，因此顶级验证不再可以使用“黑匣子”方法。新世界是这两个学科的复杂，多层的融合，其中边界是模糊的，相互作用是复杂的，充其量是不良的建模。Cadence提供了一个集成的混合信号验证环境，可确保混合信号验证结果的可靠性。
混合信号验证流程和方法
Mixed-Signal Implementation
总览
对于以模拟为中心或以数字为中心的设计，Cadence提供了混合信号解决方案，以改善沟通，减少迭代并简化工程变更单（ECO）流程的方式来改进和优化这些流程和方法。对于紧密集成了模拟和数字功能的设计，Cadence具有先进的协同设计方法，可以实现并促进并行设计，促进更好的协作，并在设计的顶层支持混合模拟和数字模块，从而提高了整体生产率。并提高设计吞吐量。
主要好处:
- 并行的楼层规划与区块摘要直接通过OA共享
- 跨平台约束共享
- 全芯片定时/SI信号接收，包括AMS模块的逻辑
- 简化模拟和数字ECO处理
集成流程
从历史上看，两种互补的设计流程和方法已用于混合信号设计。对于集成了中小数量的数字逻辑的以模拟为中心的设计，使用了原理图驱动的流程以及顶部模拟（AoT）方法。对于导入模拟/混合信号（AMS）IP的以数字为中心的设计，使用网顶驱动的流和顶部数字（DoT）方法的流程。节奏®混合信号解决方案改善和优化在提高通信，减少迭代方式这些流和方法，并简化工程变更单（ECO）过程。OpenAccess作为单一设计数据库的引入以及诸如混合信号路由之类的新功能提高了生产率并缩短了周转时间。
但是，对于非常紧密地集成了模拟和数字功能的设计，Cadence引入了一种先进的方法：顶部混合信号（MSoT）。这是一种协同设计方法，其中芯片计划，设计，实现，物理验证和签收是模拟团队和数字团队之间的共同责任。MSoT方法论可以实现并促进并行设计，促进更大的协作，并支持在设计的顶层混合模拟和数字模块，从而提高了整体生产率并提高了设计吞吐量。
通过连接炫技®和Innovus ™通过业界标准OpenAccess数据库平台，Cadence已经启用了新一代可互操作的混合信号的流动和方法，帮助模拟与数字设计团队高效地实现复杂的混合信号设计。这样可以减少设计团队之间的迭代和通信错误，尤其是在布局规划，芯片集成和ECO期间。
Signoff
总览
随着混合信号设计向更高级的工艺节点发展，对签收质量工具的需求日益增长。信号完整性和波形影响需要签收质量分析。填充的一个重要的空隙，Cadence的®的Virtuoso ®数字签收解决方案提供硅精确定时和功率签收与信号完整性分析。大小合适的打包使您可以从实现签名折衷中迁移。
主要好处:
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多达10万个电池的设计容量
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具有信号完整性分析功能的硅片精确定时和电源签收功能
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集成Innovus™实施系统和Virtuoso®布局套件
这填补了一个重要空白了一次小规模签收解决方案，Cadence公司®的Virtuoso数字签收解决方案为电力和时序分析功能。大小合适的打包使您可以从实现签名折衷中迁移。
随着混合信号设计向更高级的工艺节点发展，对签收质量工具的需求日益增长。信号完整性和波形影响需要签收质量分析。到目前为止，您的选择受到限制-您必须使用实现工具进行签收（这不会产生签收质量的结果），或者您必须使用完整的签收席位进行签收（这可能是一个比你想要的更大的投资）。
我们的Virtuoso数字签收解决方案填补了电源和时序分析的空白。该解决方案包含两种形式：Virtuoso数字签收定时解决方案和Virtuoso数字签收电源解决方案。两者都支持高级节点工艺，包括FinFET节点。
更好的时序收敛
基于Cadence Tempus ™时序签收解决方案，Virtuoso数字签收定时解决方案通过与设计实现环境紧密耦合，在整个设计流程中提供了增强的时序收敛性。
使用该解决方案，您将获得：
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具有延迟计算和信号完整性效果的静态时序分析
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噪声干扰分析
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分布式/并行多模，多角（MMMC）优化
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从时序报告到Virtuoso Layout Suite布局编辑器的时序路径的交叉探测
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交互式工程变更单（ECO）
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SDC皮棉检查
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SDC策略检查，包括分层检查
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SDC整合
更快的电源签收
基于Cadence Voltus ™ IC电源完整性解决方案，Virtuoso数字电源签收解决方案提供了准确，快速的分析和优化技术，用于调试，验证和修复IC芯片功耗，IR下降以及电迁移约束和违规。该解决方案提供：
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静态功率和EMIR分析
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动态功率和EMIR分析
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高级分析，包括高级FinFET节点，FD-SOI节点，全芯片电阻分析和ESD
